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零點起飛學Xilinx FPGA

  • 作者:編者:高敬鵬//武超群//白錦良
  • 出版社:清華大學
  • ISBN:9787302515944
  • 出版日期:2019/04/01
  • 裝幀:平裝
  • 頁數:320
人民幣:RMB 79.8 元      售價:
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內容大鋼
    高敬鵬、武超群、白錦良編著的《零點起飛學Xilinx FPGA》以Verilog HDL語言為藍本,結合ISE與ModelSim,通過豐富的實例,從實驗、實踐、實用的角度,詳細敘述了FPGA在電子系統中的應用。全書共13章,主要內容包括FPGA系統設計基礎、ISE與ModelSim軟體安裝、ISE軟體操作基礎、Verilog HDL語言概述、Verilog HDL程序結構、Verilog HDL語言基本要素、面向綜合的行為描述語句、可綜合狀態機開發、面向驗證和模擬的行為描述語句、系統任務和編譯預處理語句、Verilog HDL語言基礎程序設計、擴展介面設計和系統設計實例,全面詳細地闡述了FPGA的設計方法和開發過程。
    本書內容安排由淺入深,從易到難,各章節既相對獨立又前後關聯。本書最大的特點是打破了傳統書籍的講解方法,以圖解方式講解基本功能的操作與應用,並通過提示、技巧和注意的方式指導讀者加深對重點內容的理解,從而使讀者能夠真正將所學運用到實際產品的設計和生產中去。本書各章配有習題,以指導讀者進行深入學習。
    本書既可作為高等學校電子系統設計課程的教材,也可作為電路設計及相關行業工程技術人員的技術參考書。

作者介紹
編者:高敬鵬//武超群//白錦良

目錄
第1章  FPGA系統設計基礎
  1.1  FPGA技術的發展歷史和動向
    1.1.1  FPGA技術的發展歷史
    1.1.2  FPGA技術的發展動向
  1.2  FPGA的典型應用領域
    1.2.1  數據採集和介面邏輯領域
    1.2.2  高性能數字信號處理領域
    1.2.3  其他應用領域
  1.3  FPGA的工藝結構
  1.4  典型的Xilinx FPGA晶元
  1.5  FPGA晶元的應用
  1.6  工程項目中FPGA晶元的選擇策略和原則
    1.6.1  盡量選擇成熟的產品系列
    1.6.2  盡量選擇兼容性好的封裝
    1.6.3  盡量選擇一個公司的產品
  1.7  FPGA的設計流程
  1.8  思考與練習
第2章  ISE與ModelSim的安裝
  2.1  ISE的安裝
  2.2  ModelSim SE的安裝與啟動
  2.3  ISE聯合ModelSim設置
  2.4  思考與練習
第3章  ISE操作基礎
  3.1  ISE的基本使用方法
    3.1.1  新建工程
    3.1.2  新建HDL文件
    3.1.3  添加HDL文件
    3.1.4  新建原理圖設計
    3.1.5  在原理圖中調用模塊
    3.1.6  編輯原理圖
    3.1.7  用Constraints Editor設置約束
    3.1.8  使用XST進行綜合
    3.1.9  設計實現
    3.1.10  生成下載文件
    3.1.11  下載FPGA
  3.2  模擬驗證
    3.2.1  在ISE中模擬驗證
    3.2.2  在ISE中調用ModelSim
  3.3  CORE Generator的使用方法
    3.3.1  新建CORE Generator工程
    3.3.2  新建IP
    3.3.3  修改已有IP的參數
    3.3.4  在設計中例化IP
    3.3.5  選擇不同版本的IP
  3.4  流水燈實例
    3.4.1  硬體介紹
    3.4.2  創建工程
    3.4.3  編寫Verilog代碼
    3.4.4  UCF管腳約束
    3.4.5  編譯工程

    3.4.6  ISE模擬
    3.4.7  ModelSim模擬驗證
  3.5  思考與練習
第4章  Verilog HDL語言概述
  4.1  Verilog HDL語言簡介
    4.1.1  硬體描述語言
    4.1.2  Verilog HDL語言的歷史
    4.1.3  Verilog HDL語言的能力
    4.1.4  Verilog HDL和VHDL語言的異同
    4.1.5  Verilog HDL和C語言的異同
  4.2  Verilog HDL語言的描述層次
    4.2.1  Verilog HDL語言描述能力綜述
    4.2.2  系統級和演算法級建模
    4.2.3  RTL級建模
    4.2.4  門級和開關級建模
  4.3  基於Verilog HDL語言的FPGA開發流程
  4.4  Verilog HDL語言的可綜合與模擬特性
    4.4.1  Verilog HDL語句的可綜合性
    4.4.2  Verilog HDL語句的模擬特性說明
  4.5  Verilog HDL程序開發的必備知識
    4.5.1  數字的表示形式
    4.5.2  常用術語解釋
    4.5.3  Verilog HDL程序的優劣判斷指標
  4.6  Verilog HDL程序設計模式
    4.6.1  自頂向下的設計模式
    4.6.2  層次與模塊化模式
    4.6.3  IP核的重用
  4.7  思考與練習
第5章  Verilog HDL程序結構
  5.1  程序模塊
    5.1.1  Verilog HDL模塊的概念
    5.1.2  模塊的基本結構
    5.1.3  埠聲明
  5.2  Verilog HDL的層次化設計
    5.2.1  Verilog HDL層次化設計的表現形式
    5.2.2  模塊例化
    5.2.3  參數映射
    5.2.4  在ISE中通過圖形化方式實現層次化設計
  5.3  Verilog HDL語言的描述形式
    5.3.1  結構描述形式
    5.3.2  行為描述形式
    5.3.3  混合設計模式
  5.4  思考與練習
第6章  Verilog HDL語言的基本要素
  6.1  標誌符與註釋
    6.1.1  標誌符
    6.1.2  註釋
  6.2  數字與邏輯數值
    6.2.1  邏輯數值
    6.2.2  常量

    6.2.3  參數
  6.3  數據類型
    6.3.1  線網類型
    6.3.2  寄存器類型
  6.4  運算符和表達式
    6.4.1  賦值運算符
    6.4.2  算術運算符
    6.4.3  邏輯運算符
    6.4.4  關係運算符
    6.4.5  條件運算符
    6.4.6  位運算符
    6.4.7  拼接運算符
    6.4.8  移位運算符
    6.4.9  一元約簡運算符
  6.5  思考與練習
第7章  面向綜合的行為描述語句
  7.1  觸發事件控制
    7.1.1  信號電平事件語句
    7.1.2  信號跳變沿事件語句
  7.2  條件語句
    7.2.1  if語句
    7.2.2  case語句
    7.2.3  條件語句的深入理解
  7.3  循環語句
    7.3.1  repeat語句
    7.3.2  while語句
    7.3.3  for語句
    7.3.4  循環語句的深入理解
  7.4  任務與函數
    7.4.1  task語句
    7.4.2  function語句
    7.4.3  深入理解任務和函數
  7.5  思考與練習
第8章  可綜合狀態機開發
  8.1  狀態機的基本概念
    8.1.1  狀態機的工作原理及分類
    8.1.2  狀態機描述方式
    8.1.3  狀態機設計思想
  8.2  可綜合狀態機設計原則
    8.2.1  狀態機開發流程
    8.2.2  狀態編碼原則
    8.2.3  狀態機的容錯處理
    8.2.4  常用的設計準則
  8.3  狀態機的Verilog HDL實現
    8.3.1  狀態機實現綜述
    8.3.2  Moore狀態機開發實例
    8.3.3  Mealy狀態機開發實例
  8.4  思考與練習
第9章  面向驗證和模擬的行為描述語句
  9.1  驗證與模擬概述

    9.1.1  代碼驗證與模擬概述
    9.1.2  測試平台
    9.1.3  驗證測試方法論
    9.1.4  Testbench結構說明
  9.2  模擬程序執行原理
    9.2.1  Verilog HDL語義簡介
    9.2.2  Verilog HDL模擬原理
  9.3  延時控制語句
    9.3.1  延時控制的語法說明
    9.3.2  延時控制應用實例
  9.4  常用的行為模擬描述語句
    9.4.1  循環語句
    9.4.2  force和release語句
    9.4.3  wait語句
    9.4.4  事件控制語句
    9.4.5  task和function語句
    9.4.6  串列激勵與並行激勵語句
  9.5  用戶自定義元件
    9.5.1  UDP的定義與調用
    9.5.2  UDP應用實例
  9.6  模擬激勵的產生
    9.6.1  變數初始化
    9.6.2  時鐘信號的產生
    9.6.3  複位信號的產生
    9.6.4  數據信號的產生
    9.6.5  典型測試平台模塊編寫實例
    9.6.6  關於模擬效率的說明
  9.7  思考與練習
第10章  系統任務和編譯預處理語句
  10.1  系統任務語句
    10.1.1  輸出顯示任務
    10.1.2  文件輸入/輸出任務
    10.1.3  時間標度任務
    10.1.4  模擬控制任務
    10.1.5  模擬時間函數
    10.1.6  數字類型變換函數
    10.1.7  概率分佈函數
  10.2  編譯預處理語句
    10.2.1  宏定義`define語句
    10.2.2  條件編譯`if語句
    10.2.3  文件包含`include語句
    10.2.4  時間尺度`timescale語句
    10.2.5  其他語句
  10.3  思考與練習
第11章  Verilog HDL語言基礎
  11.1  8-3編碼器
  11.2  3-8解碼器
  11.3  數據選擇器
  11.4  多位數值比較器
  11.5  全加器

  11.6  D觸發器
  11.7  寄存器
  11.8  雙向移位寄存器
  11.9  四位二進位加減法計數器
  11.10  順序脈衝發生器
  11.11  序列信號發生器
  11.12  思考與練習
第12章  擴展介面設計
  12.1  數碼管顯示介面實驗
    12.1.1  數碼管顯示介面實驗內容與實驗目的
    12.1.2  數碼管顯示介面設計原理
    12.1.3  數碼管顯示介面設計方法
  12.2  LCD液晶顯示介面實驗
    12.2.1  LCD液晶顯示介面實驗內容與實驗目的
    12.2.2  LCD液晶顯示介面設計原理
    12.2.3  LCD液晶顯示介面設計方法
  12.3  VGA顯示介面實驗
    12.3.1  VGA顯示介面實驗內容與實驗目的
    12.3.2  VGA顯示介面實驗設計原理
    12.3.3  VGA顯示介面實驗設計方法
  12.4  RS-232C串列通信介面實驗
    12.4.1  RS-232C串列通信介面實驗內容與實驗目的
    12.4.2  RS-232C串列通信介面設計原理
    12.4.3  RS-232C串列通信介面設計方法
  12.5  思考與練習
第13章  系統設計實例
  13.1  實時溫度採集系統
    13.1.1  實時溫度採集系統實驗內容與實驗目的
    13.1.2  實時溫度採集系統設計原理
    13.1.3  實時溫度採集系統設計方法
  13.2  實時紅外採集系統
    13.2.1  實時紅外採集系統實驗內容與實驗目的
    13.2.2  實時紅外採集系統設計原理
    13.2.3  實時紅外採集系統設計方法
  13.3  實時鍵盤採集系統
    13.3.1  實時鍵盤採集系統實驗內容與實驗目的
    13.3.2  實時鍵盤採集系統設計原理
    13.3.3  實時鍵盤採集系統設計方法
  13.4  思考與練習

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